05 More Verilog Features

Conditional

使用三目运算符可以实现一个数据选择器，可以替代if语句，不过:?可读性较差，复杂逻辑还是推荐用if。

注意这道题中间变量的定义，不定义中间变量表达式会变得十分复杂且可读性差。

module top_module (
    input [7:0] a, b, c, d,
    output [7:0] min);//

    // assign intermediate_result1 = compare? true: false;
    wire [7:0] min_1,min_2;
    assign min_1=a>b?b:a;
    assign min_2=min_1>c?c:min_1;
    assign min=min_2>d?d:min_2;
endmodule